GitHub - Kshitizbansal/multicycleRISC: RISC processor

Name		Name	Last commit message	Last commit date
Latest commit History 2 Commits
db		db
incremental_db		incremental_db
simulation/modelsim		simulation/modelsim
Add_cnt.v		Add_cnt.v
Add_cnt.v.bak		Add_cnt.v.bak
Datapath.v		Datapath.v
Datapath.v.bak		Datapath.v.bak
Encoder.v		Encoder.v
Readme.txt		Readme.txt
alu.v		alu.v
controller.v		controller.v
controller.v.bak		controller.v.bak
finale.asm.rpt		finale.asm.rpt
finale.cdf		finale.cdf
finale.done		finale.done
finale.eda.rpt		finale.eda.rpt
finale.fit.rpt		finale.fit.rpt
finale.fit.summary		finale.fit.summary
finale.flow.rpt		finale.flow.rpt
finale.jdi		finale.jdi
finale.map.rpt		finale.map.rpt
finale.map.summary		finale.map.summary
finale.pin		finale.pin
finale.pof		finale.pof
finale.qpf		finale.qpf
finale.qsf		finale.qsf
finale.sof		finale.sof
finale.sta.rpt		finale.sta.rpt
finale.sta.summary		finale.sta.summary
finale_nativelink_simulation.rpt		finale_nativelink_simulation.rpt
memory.v		memory.v
memory.v.bak		memory.v.bak
mux2_to_1.v		mux2_to_1.v
regFile.v		regFile.v
regFile.v.bak		regFile.v.bak
register.v		register.v
risc.v		risc.v
risc.v.bak		risc.v.bak
stp9.stp		stp9.stp
yo.txt		yo.txt