systolic-array-in-verilog

用verilog实现的脉动阵列。

本代码的目的是用verilog实现可以参数化生成的脉动阵列（包括PE阵列和配套IO），通过eda工具对生成代码进行综合即可估算脉动阵列各部分的资源占用、功耗。

如何看这坨代码 how to read this crap of code

实际上大多是没有封装的半成品。 如果你恰好被推送了这份仓库，我认为对你来说比较有用的应该是/basic_components/pe_array/pe_array.v。这份代码可以很便捷地自动生成一套不包括IO的纯阵列，如果你想设计、实现自己的脉动阵列，可以在这份代码的基础上自行添加IO模块，或者添加并行功能，etc。除此以外的代码都需要结合具体研究的语境理解。

7.15更新： 阵列本体的自动化脚本

7.16更新： 阵列+输出节拍器的自动化脚本

7.23更新： 发现generate-for实际上比自动化脚本好用。底层模块应该采用generate而非自动化脚本，自动化脚本只应该用来封装最外部的逻辑。