Processador RISC-V de multi ciclo RV32I com pipeline de 5 estagios construído em alguns dias de folga.
O processador foi implementado utilizando Verilog HDL e SystemVerilog.
O diretório Verification_tests possui alguns exemplos e testes escritos em Assembly e os seus respectivos arquivos de memória, além disso está disponível um script para transformar Assembly em arquivo de memória.
O diretório Testbenchs possui alguns testbenchs construídos utilizando o Iverilog, todos os testes lá disponíveis são compatíveis com o mesmo.
- Baby Risco 5 - RV32E Implementação otimizada para o TinyTapeout: https://github.com/JN513/Baby-Risco-5
- Pequeno Risco 5 - RV32I Implementação de ciclo único (Arquivada): https://github.com/JN513/Pequeno-Risco-5/
- Risco 5 - RV32I/E[M]: https://github.com/JN513/Risco-5
- Grande Risco 5 - RV32I: https://github.com/JN513/Grande-Risco-5
- Risco 5 Bodybuilder - RV64IMA: Ainda em fase especulativa
- RISCO 5S - RV32IM Simulador escrito com a linguagem C: https://github.com/JN513/Risco-5S
A documentação oficial está disponível em: https://jn513.github.io/Grande-Risco-5/. Se tiver alguma dúvida ou sugestão, sinta-se à vontade para utilizar a seção de ISSUES no GitHub. Contribuições são bem-vindas e todos os Pull requests serão revisados e, se possível, mesclados.
Este projeto é licenciado sob a licença CERN-OHL-P-2.0, que concede total liberdade para uso. O software é licenciado sob a Licença MIT, e a documentação sob CC BY-SA 4.0.
Autor da logo: Mateus luck