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----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 17:53:56 05/15/2014
-- Design Name:
-- Module Name: Memory - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE ieee.std_logic_unsigned.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;
-- Uncomment the following library declaration if instantiating
-- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity Memory is
Port ( clk_i : in STD_LOGIC;
address : in STD_LOGIC_VECTOR(7 downto 0);
WriteData : in STD_LOGIC_VECTOR(7 DOWNTO 0);
MemData : out STD_LOGIC_VECTOR(7 DOWNTO 0);
MemRead : in STD_LOGIC;
MemWrite : in STD_LOGIC;
port0 : out STD_LOGIC_VECTOR(7 downto 0);
port1 : out STD_LOGIC_VECTOR(7 downto 0);
port2 : out STD_LOGIC_VECTOR(7 downto 0)
);
end Memory;
architecture Behavioral of Memory is
type matrix is array (0 to 255) of std_logic_vector(7 downto 0); -- memory structure
signal mem : matrix := ( -- stored memory values
x"20", -- 0
x"03", -- 1
x"00", -- 2
x"08", -- 3 addi $3, $0, 8
x"A0", -- 4
x"03", -- 5
x"00", -- 6
x"FF", -- 7 sb $3, 255($0)
x"20", -- 8
x"04", -- 9
x"00", -- 10
x"01", -- 11 addi $4, $0, 1
x"A0", -- 12
x"04", -- 13
x"00", -- 14
x"FE", -- 15 sb $4, 254($0)
x"20", -- 16
x"05", -- 17
x"FF", -- 18
x"FF", -- 19 addi $5, $0, -1
x"A0", -- 20
x"05", -- 21
x"00", -- 22
x"FD", -- 23 sb $5, 253($0)
x"10", -- 24
x"60", -- 25
x"00", -- 26
x"0E", -- 27 beq $3, $0, fin -- Changed to 0E from 1D
x"00", -- 28
x"85", -- 29
x"20", -- 30
x"20", -- 31 add $4, $4, $5
x"A0", -- 32
x"04", -- 33
x"00", -- 34
x"FE", -- 35 sb $4, 254($0)
x"00", -- 36
x"85", -- 37
x"28", -- 38
x"22", -- 39 sub $5, $4, $5
x"A0", -- 40
x"05", -- 41
x"00", -- 42
x"FD", -- 43 sb $5, 253($0)
x"20", -- 44
x"63", -- 45
x"FF", -- 46
x"FF", -- 47 addi $3, $3, -1
x"A0", -- 48
x"03", -- 49
x"00", -- 50
x"FF", -- 51 sb $3, 255($0)
x"08", -- 52
x"00", -- 53
x"00", -- 54
x"06", -- 55 j bucle
x"A0", -- 56
x"04", -- 57
x"00", -- 58
x"FE", -- 59 sb $4, 254($0)
x"00", -- 60 nop
x"00", -- 61 nop
x"00", -- 62 nop
x"00", -- 63 nop
x"00", -- 64 nop
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x"00", -- 250 nop
x"00", -- 251 nop
x"00", -- 252 nop
x"00", -- 253 nop
x"00", -- 254 nop
x"00" -- 255 nop
);
begin
process (clk_i)
begin
-- activities triggered by rising edge of clock
if clk_i'event and clk_i = '1' then
if MemRead = '1' then
MemData <= mem(conv_integer(address));
else
MemData <= (others => 'Z'); -- Default value
end if;
if MemWrite = '1' then
mem(conv_integer(address)) <= WriteData;
end if;
end if;
end process;
port0 <= mem(253);
port1 <= mem(254);
port2 <= mem(255);
end Behavioral;