关于Digital的一些建议-望采纳

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我是做FPGA开发的工作者，初次体验了最新的这个插件，想给出如下建议以及觉得不错的地方：望采纳
1.我觉得那个architecture功能做的不错 可以看到代码的层次结构图，在开发FPGA的时候不用来回的切换vivado界面，比较不错。
2.代码的颜色高亮有点点问题，关键字和变量常量的显示都是蓝色--这个不太具有突出性，我查看的是你里面的fft代码---可以参照插件 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog 或者SystemVerilog - Language Support都还是不错的。
3.代码的触发事件：只功能只能在SRC里面面才能生效 如果我打开的只是一个单独的V文件 而不是一个工作区或者文件夹就不会生效：语法检测，定义跳转，，这里希望优化一下。
4.代码格式化：我们在做代码格式化的时候，其实用的最多的地方就是例化操作，vscode 里面的istyle格式化只是化在代码前加入TAB键，这个不是很好，而是希望在后面的扩号的代码 也有对其的功能，我用的比较多的是vscode里面的 verilog-simplealign这个插件·我在群里也以及提到过了。但是这个插件我也觉得只能打90分，其中有个几个小BUG，在识别数据 例如 reg [10:0] data [10:0]这个的时候，会出现问题格式化出错 ，如果是reg [11-1:0] data [10:0]那就是对的 。还有就是 他对于assign 的格式化没有做到退格 就是assign 和后面的变量之间的间隔。还有我觉得代码格式化如何这种所有的退格个数能设置就好了 ，他这个插件是不是设置的。
5.关于仿真，可能大家用的比较多的都是modelsim 或者QuestaSim,因为仿真都会修改和使用里面的do 文件 来快速仿真 ，如果有这两个的接口就完美了。
以上便是我初次使用的体验以及给出的一些小建议 --

望采纳 --谢谢
FFT的语法高亮 －原插件

Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的语法高亮

原插件的格式化效果：

verilog-simplealign的格式化 效果 －好像确实ａｓｓｉｇｎ处没有格式化

[Samuelmicer]

关于高亮我也遇到了同样的疑问，实际上只要改一下vscode的颜色主题就行了。

左下角setting按钮->Themes->Color Theme , 把Dark Modern 改成 Dark (Visual Studio)